XC7A50T-2CSG324I FPGA - Porta Programmabilis Field ordinatio XC7A50T-2CSG324I
Product Description
| Productum attributum | Precium attributum |
| Fabrica: | Xilinx |
| Product Category: | FPGA - Field Programmabiles portae Array |
| Series: | XC7A50T |
| Numerus Elementorum Logicae: | 52160 LE |
| Numerus I / Os: | 210 I/O |
| Supple intentione - Min: | 0.95 V |
| Supple intentione - Max: | 1.05 V |
| Minimum Operating Temperature: | - 40 C |
| Maximum Operating Temperature: | + 100 C |
| Data Rate: | - |
| Numerus Transceivers: | - |
| Adscendens Style: | SMD/SMT |
| Sarcina / Case: | CSBGA-324 |
| Notam: | Xilinx |
| RAM distribuit: | DC kbit |
| Embedded Clausus RAM - EBR: | MMDCC kbit |
| Humor Sensitivus: | Ita |
| Numerus Logicae Forum obstruit - LABs: | 4075 LAB |
| Supple intentione operating: | 1 V |
| Product Type: | FPGA - Field Programmabiles portae Array |
| Factory Pack Quantity: | 1 |
| Subcategoria: | Programmabilis Logica ICs |
| Nomen: | Artix |
| Unitas pondus: | 1 oz* |
♠ Xilinx® 7 series FPGAs comprehendunt quattuor familias FPGA, quae integram amplitudinem systematis requiruntur, pervagantes ex parvo pretio, factoris formae parvae, sensibilis, summi voluminis applicationes ad altiorem finem connectivity Sedis, capacitatis logicae, et processus insignes. ad facultatem summus perficientur applications maxime postulantes
Xilinx® 7 series FPGAs comprehendunt quattuor familias FPGA, quae integram amplitudinem systematis requiruntur, pervagantes ex parvo pretio, factoris parvi, sensibilis, summi voluminis applicationes ad altiorem finem connectivity Sedis, capacitatis logicae, et insignem processui facultatem. pro maximis faciendis postulandis applicationibus.Series VII FPGAs includit:
• Spartan®-7 Family: Optimized for low cost, infima potestas, and high I/O effectus.Available in low-cost, perexigua forma factoris packaging pro vestigium PCB minimi.
• Artix®-7 Genus: Optimised ad applicationes potentiae humilis transceivers et altae DSP et logicae per put.Infimum summam rogationum materiarum sumptus summus throughput, sumptus-sensitivos applicationes praebet.
• Kintex®-7 Genus: Optimised pro meliori operando pretio cum 2X emendatione ad priorem generationem comparatum, ut novum genus FPGAs efficiat.
• Virtex®-7 Genus: Optimized pro summa ratio perficiendi et capacitatis cum 2X emendatione systematis perficiendi.Summam facultatem machinarum quae a technica arte repositae interiungunt (SSI) facultatem.
In statu-de arte, summus perficientur, humilis potentia (HPL), 28 um, summus k metallicus (HKMG) processus technologiae, 7 series FPGAs efficiunt singulare incrementum systematis cum 2.9 Tb/ s of I/O latitudo, 2 decies centena logica cellula capacitatis, et 5.3 TMAC/s DSP, dum L% minorem vim consumunt quam cogitationes generationis superioris, ut ASSPs et ASICs offerant plene programmabilem.
• Provectus summus perficientur FPGA logica innixa verae 6-input tabulae speculativae (LUT) technologiae configurabilis cum memoria distributa.
• 36 Kb dual-portus clausus RAM cum logica in FIFO constructa pro in- scopis datorum buffering.
• High-peractio SelectIO™ technology cum auxilio pro DDR3 interfaces usque ad 1,866 Mb/s.
• Vide connectivity summus cum velocitate in transceivers multi- gigabit ab 600 Mb/s ad max.Rates 6.6 Gb/s usque ad 28.05 Gb/s, peculiarem vim humilitatis offerentes, optimized pro interfaces chip-ad chip.
• A user configurabilis analogi interfacei (XADC), incorporatio dualis 12-bit 1MSPS analog-ad-digitales convertentes cum scelesto schismatis et sensoriis suppeditabit.
• DSP pecias cum 25 x 18 multiplicatoris, 48-bit accumulatoris, et prae-aspis pro eliquatione magni operis, inclusa symmetrica coëfficientis optimized eliquationis.
• Horologii procuratio potens tegularum (CMT) componendo periodum ansam clausam (PLL) et villicus horologii mixti-modus (MMCM) stipitibus ad subtilitatem et jitteram humilem.
• Celeriter processus embedded cum MicroBlaze™ processus explicas.
• Stipes Integratus pro PCI Express® (PCIe), usque ad x8 Gen3 Endpoint et Radix Portus designationes.
• Lata varietas optionum configurationis, inclusa memorias commoditatis subsidium, 256 frenum AES encryption cum HMAC/SHA-256 authenticas, et in SEU detectio et correctio constructa.
• Low-cost, filum-vinculum, nudum-moriturum flip-chip, et altae notae integritatis flipchip packaging offert facilem migrationem inter familiares in eadem sarcina.Omnes fasciculi praesto sunt in Pb-free et in optione pb fasciculi selecti.
• Designatur princeps effectus et infima potestas cum 28 um, HKMG, HPL processu, 1.0V core voltage processus technologiae et 0.9V core voltage optionis etiam inferioris potentiae.
