SPC5634MF2MLQ80 Microcontrollores 32-bit – MCU NXP MCU 32-bit, nucleus Power Arch, memoria 1.5MB Flash, 80MHz, -40/+125degC, gradus autocineticus, QFP 144.
♠ Descriptio Producti
| Attributum Producti | Valor Attributi |
| Fabricator: | NXP |
| Categoria Producti: | Microcontrollores 32-bit - MCU |
| RoHS: | Detalia |
| Series: | MPC5634M |
| Modus Montandi: | SMD/SMT |
| Sarcina/Capsa: | LQFP-144 |
| Nucleus: | e200z3 |
| Magnitudo Memoriae Programmatis: | 1.5 MB |
| Magnitudo Memoriae Memoriae Datorum: | 94 kB |
| Latitudo Bus Datorum: | Triginta duo bit |
| Resolutio ADC: | Duo x octo bit/decem bit/duodecim bit |
| Frequentia Horologii Maxima: | 80 MHz |
| Numerus I/O: | LXXX I/O |
| Tensio Alimentaria - Minimum: | 1.14 V |
| Tensio Alimentaria - Maxima: | 1.32 V |
| Temperatura Operativa Minima: | - 40°C |
| Temperatura Maxima Operativa: | + 150°C |
| Qualificatio: | AEC-Q100 |
| Involucrum: | Ferculum |
| Tensio Alimentationis Analogica: | 5.25 V |
| Marca: | NXP Semiconductors |
| Typus RAM datorum: | SRAM |
| Tensio I/O: | 5.25 V |
| Humoribus Sensibilis: | Ita |
| Productum: | MCU |
| Typus Producti: | Microcontrollores 32-bit - MCU |
| Genus Memoriae Programmatis: | Fulgur |
| Quantitas Sarcinae Fabricae: | 60 |
| Subcategoria: | Microcontrollores - MCU |
| Tempora Custodiae: | Custodis Temporis |
| Alias Partium #: | 935311091557 |
| Pondus Unitarium: | 1.319 grammata |
♠ Microcontrollores 32-bit - MCU
Hi microcontrollores autocinetici 32-bit familia machinarum systematis in chip (SoC) sunt, quae omnes proprietates familiae MPC5500 et multas novas proprietates cum technologia CMOS 90 nm altae efficaciae coniunctas continent, ut substantialem reductionem sumptus per proprietatem et significantem emendationem efficaciae praebeant. Nucleus processoris hospitis provectus et sumptibus efficax huius familiae moderatorum autocineticorum in technologia Power Architecture® constructus est. Haec familia emendationes continet quae aptitudinem architecturae in applicationibus inclusis amplificant, auxilium instructionum additum pro processu signorum digitalium (DSP) includit, technologias integrat — ut unitatem processoris temporis amplificatam, convertorem analogum-digitalem in ordinem amplificatum, Retem Areae Moderatorum, et systema modulare input-output amplificatum — quae magni momenti sunt pro applicationibus motorum hodiernis inferioris ordinis. Haec familia machinarum extensio omnino compatibilis est familiae MPC5500 Freescale. Machina unum gradum hierarchiae memoriae habet, constantem usque ad 94 KB SRAM in chip et usque ad 1.5 MB memoriae flash internae. Machina etiam interfaciem externam (EBI) ad 'calibrationem' habet. Haec interfacies bus externa designata est ad plerasque memorias normales quae cum familiis MPC5xx et MPC55xx adhibitae sunt sustinendas.
• Parametri Operandi
— Operatio plene statica, 0 MHz–80 MHz (plus 2% modulatio frequentiae – 82 MHz)
— Intervallum temperaturae operationis iuncturae –40 ℃ ad 150 ℃
— Designatio parvae potentiae
– Minus quam 400 mW potentiae dissipatio (nominalis)
– Ad dynamicam potentiae administrationem nuclei et periphericarum designatum
– Horologii obturatio programmate moderata peripherica
– Modus cessationis parvae potentiae, omnibus horologiis cessantibus
— Fabricatum in processu 90 nm
— logica interna 1.2 V
— Fons potentiae singularis cum 5.0 V -10%/+5% (4.5 V ad 5.25 V) cum regulatore interno ad 3.3 V et 1.2 V pro nucleo praebenda
— Clavi ingressus et egressus cum ambitu 5.0 V -10％/+5% (4.5 V ad 5.25 V)
– Gradus commutationis CMOS VDDE 35%/65% (cum hysteresi)
– Hysteresis selectabilis
– Imperium celeritatis mutationis selectabile
— Aciculi Nexus a fonte 3.3 V potentiantur
— Designatum cum rationibus reductionis EMI
– Ansa cum phase clausa
– Modulatio frequentiae horologii systematis
– Capacitas praetervectionis in chip
– Celeritas variationis et vis impulsoris selectabilis
• Processor centralis e200z335 summae efficacitatis
— Exemplar programmatoris libri E de Architectura Potentiae 32-bit
— Augmentationes Codificationis Longitudinis Variabilis
– Permittit ut instructionum series Architecturae Potestatis ad libitum in instructionibus mixtis 16 et 32-bit codificari possit.
– Minorem magnitudinem codicis efficit
— CPU singularis, technologiae Architecturae Potentiae 32-bit congruens
— Exsecutio et recessus in ordine
— Tractatio exceptionum accurata
— Unitas processus rami
– Additor computationis inscriptionis ramorum dedicatus
– Acceleratio ramorum utens Buffer Instructionum Praevisarum Ramorum (Branch Loakahead Instruction Buffer)
— Unitatem onerandi/condendi
– Latentia oneris unius cycli
– Plena per ductus
– Auxilium Big et Little Endian
– Subsidium accessus male alignatus
– Bullae canalis sine ullo onere ad usum
— Triginta duo registra usus generalis 64-bit (GPRs)
— Unitas administrationis memoriae (MMU) cum memoria segregata translationis plene associativa sedecim inscriptionum (TLB)
— Bus instructionum separatus et bus onerandi/servandi
— Sustentatio interruptionis vectorisatae
— Latentia interruptionis < 120 ns @ 80 MHz (mensurata a petitione interruptionis ad exsecutionem primae instructionis tractatoris exceptionis interruptionis)
