LPC1850FET180,551 Microcontrollores ARM – MCU Cortex-M3 200kB SRAM 200 kB SRAM
♠ Descriptio Producti
| Attributum Producti | Valor Attributi |
| Fabricator: | NXP |
| Categoria Producti: | Microcontrollores ARM - MCU |
| RoHS: | Detalia |
| Modus Montandi: | SMD/SMT |
| Sarcina/Capsa: | TFBGA-180 |
| Nucleus: | ARM Cortex M3 |
| Magnitudo Memoriae Programmatis: | 0 B |
| Latitudo Bus Datorum: | Triginta duo bit |
| Resolutio ADC: | Decem bit |
| Frequentia Horologii Maxima: | 180 MHz |
| Numerus I/O: | 118 I/O |
| Magnitudo Memoriae Memoriae Datorum: | 200 kB |
| Tensio Alimentaria - Minimum: | 2.4 V |
| Tensio Alimentaria - Maxima: | 3.6 V |
| Temperatura Operativa Minima: | - 40°C |
| Temperatura Maxima Operativa: | +85°C |
| Involucrum: | Ferculum |
| Tensio Alimentationis Analogica: | 3.3 V |
| Marca: | NXP Semiconductors |
| Resolutio DAC: | Decem bit |
| Typus RAM datorum: | SRAM |
| Magnitudo ROM datorum: | 16 kB |
| Typus ROM datorum: | EEPROM |
| Tensio I/O: | 2.4 V ad 3.6 V |
| Typus Interfaciei: | CAN, Ethernet, I2C, SPI, USB |
| Longitudo: | 12.575 mm |
| Humoribus Sensibilis: | Ita |
| Numerus Canalium ADC: | Octo Canales |
| Numerus Temporatorum/Numeratorum: | Quattuor Temporatores |
| Series Processoris: | LPC1850 |
| Productum: | MCU |
| Typus Producti: | Microcontrollores ARM - MCU |
| Genus Memoriae Programmatis: | Fulgur |
| Quantitas Sarcinae Fabricae: | CLXXXIX |
| Subcategoria: | Microcontrollores - MCU |
| Nomen Mercatorium: | LPC |
| Tempora Custodiae: | Custodis Temporis |
| Latitudo: | 12.575 mm |
| Alias Partium #: | 935296289551 |
| Pondus Unitarium: | 291.515 mg |
♠ Microcontrollore sine memoria ARM Cortex-M3 32-bit; usque ad 200 kB SRAM; Ethernet, duo HS USB, LCD, et moderator memoriae externus
LPC1850/30/20/10 sunt microcontrollores in ARM Cortex-M3 fundati ad applicationes insertas. ARM Cortex-M3 est nucleus novae generationis qui meliorationes systematis offert, ut consumptionem energiae parvam, functiones emendationis emendatas, et altum gradum integrationis modulorum auxiliarium.
LPC1850/30/20/10 frequentiis CPU usque ad 180 MHz operantur. CPU ARM Cortex-M3 canalem trium graduum incorporat et architecturam Harvardianam cum separatis instructionum localibus et datorum busibus necnon tertio bus pro periphericis utitur. CPU ARM Cortex-M3 etiam unitatem prae-capturae internam includit quae ramificationem speculativam sustinet.
LPC1850/30/20/10 usque ad 200 kB SRAM in chip, interfaciem SPI Flash quadruplicem (SPIFI), subsystema temporarii/PWM status configurabilis (SCTimer/PWM), duos moderatores USB altae celeritatis, Ethernet, LCD, moderatorem memoriae externae, et plura peripherica digitalia et analoga comprehendit.
• Nucleus processoris – processor ARM Cortex-M3 (versio r2p1), frequentiis usque ad 180 MHz operans.
– Unitas Protectionis Memoriae (MPU) ARM Cortex-M3 inclusa octo regiones sustinens.
– Moderator Interruptionis Vectorialibus Inclusus (NVIC) in ARM Cortex-M3 integratus.
– Ingressus interruptionis non larvabilis (NMI).
– Debug JTAG et filorum serialium, vestigatio serialis, octo puncta interruptionis, et quattuor puncta observationis.
– Sustentatio Moduli Vestigii Augmentati (ETM) et Memoriae Vestigii Augmentatae (ETB).
– Temporis tic-tac systematis.
• Memoria in chip
– 200 kB SRAM ad usum codicis et datorum.
– Plures partes SRAM cum accessu separato ad bus.
– ROM 64 kB continens codicem initiandi et rectores programmatum in chip.
– Memoria semel programmabilis (OTP) 64 bit + 256 bit ad usum generalem.
• Unitas generationis horologii
– Oscillator crystallinus cum ambitu operandi ab 1 MHz ad 25 MHz.
– Oscillator RC internus 12 MHz ad 1.5% accuratiam super temperaturam et tensionem conformatus.
– Oscillator crystallinus RTC potentiae infimae.
– Tres PLL operationem CPU usque ad maximam CPU ratem permittunt sine necessitate crystalli altae frequentiae. Secundum PLL USB celeritatis altae dedicatum est, tertium PLL ut PLL audio adhiberi potest.
– Horologii emissio
• Peripherica digitalia configurabilia:
– Subsystema Temporis Configurabilis Status (SCTimer/PWM) in AHB.
– Global Input Multiplexer Array (GIMA) permittit ut plures ingressus et exitus cum periphericis eventibus impulsis, ut temporariis, SCTimer/PWM, et ADC0/1, coniungantur.
• Interfacies seriales:
– Interfacies Flash SPI Quad (SPIFI) cum datis 1, 2, vel 4-bit ad celeritates usque ad 52 MB per secundum.
– MAC Ethernet 10/100T cum interfaciebus RMII et MII et auxilio DMA ad peragendum magnum sub onere CPU humili. Auxilium pro inscriptione temporis IEEE 1588/inscriptione temporis provecta (IEEE 1588-2008 v2).
– Una interfacies USB 2.0 hospitis/dispositivi/OTG celeris cum auxilio DMA et PHY (USB0) celeris in chip.
– Una interfacies USB 2.0 hospitis/instrumenti celeris cum auxilio DMA, PHY plenae celeritatis in chip et interfacies ULPI ad PHY externum celeris (USB1).
– Programma probationum electricarum interfaciei USB in acervo USB ROM incluso.
– Quattuor UART 550 cum auxilio DMA: unum UART cum plena interfacie modem; unum UART cum interfacie IrDA; tres USART modum synchronum UART et interfaciem chartae callidis (smart card) secundum specificationem ISO7816 sustinent.
– Usque ad duo moderatores C_CAN 2.0B cum uno canali quisque. Usus moderatoris C_CAN operationem omnium aliorum periphericorum eidem ponti bus connexorum excludit. Vide Figuram 1 et Ref. 2.
– Duo moderatores SSP cum FIFO et auxilio multiprotocollorum. Ambo SSP cum auxilio DMA.
– Una interfacies bus I2C Fast-mode Plus cum modo monitorio et cum aciculis I/O open-drain secundum specificationem bus I2C plenam. Sustinet celeritates datorum usque ad 1 Mbit/s.
– Una interfacies I2C-bus ordinaria cum modo monitorio et aciculis I/O ordinariis.
– Duae interfacies I2S cum supporto DMA, singulae cum uno ingressu et uno egressu.
• Peripherica digitalia:
– Moderator Memoriae Externae (CME) qui machinas externas SRAM, ROM, memoriae NOR, et SDRAM sustinet.
– Moderator LCD cum auxilio DMA et resolutione ostentationis programmabili usque ad 1024 H
– 768 V. Sustinuit tabulas STN monochromaticas et coloratas necnon tabulas coloratas TFT; sustinet Tabulam Consultationis Colorum (CLUT) 1/2/4/8 bpp et designationem directam pixelorum 16/24-bit.
– Interfacies chartae Securae Input Output Digitalis (SD/MMC).
Moderator DMA octo canalum ad usum generalem omnibus memoriis in AHB et omnibus servis AHB DMA-capacibus accedere potest.
– Usque ad 164 paxilli GPIO (Generalis-Purpose Input/Output) cum resistoribus pull-up/pull-down configurabilibus.
– Registra GPIO in AHB ad celerem accessum sita sunt. Portus GPIO DMA auxilium habent.
Usque ad octo aciculi GPIO ex omnibus aciculis GPIO ut fontes interruptionum ad marginem et gradum sensibiles eligi possunt.
Duo moduli interruptionis gregis GPIO interruptionem permittunt secundum exemplar programmabile statuum ingressus gregis clavorum GPIO.
– Quattuor temporaria/numeratoria universalia cum facultatibus capiendi et comparandi.
– Una modulatio PWM imperii motoris ad imperium motoris triphasici.
– Una Interfacies Codificatoris Quadraturae (QEI).
– Temporisator interruptionis repetitivae (temporisator RI).
– Temporis custos fenestratus.
– Horologium Temporis Realis (RTC) parvae potentiae in dominio potentiae separato cum 256 octetis registrorum subsidiariorum a batteria potentiati.
– Horologium horologii; potest pilae alimentari.
• Peripherica analoga:
– Unus DAC decem-bit cum auxilio DMA et ratione conversionis datorum 400 kSamples/s.
– Duo convertitores analogici/digitalis (ADC) decem-bit cum auxilio DMA et ratione conversionis datorum 400 kSamples/s. Usque ad octo canales ingressus per ADC.
• Identificatio unica pro singulis instrumentis.
• Potestas:
– Fons potentiae singularis 3.3 V (2.2 V ad 3.6 V) cum regulatore tensionis interno in chip pro fonte potentiae principali et dominio potentiae RTC.
– Regio potentiae RTC separatim ab alimentatione pilae 3 V potentiari potest.
– Quattuor modi potentiae reductae: Somnus, Somnus profundus, Extinctio potentiae, et Extinctio profunda potentiae.
– Expergefactio processoris e modo somno per interruptiones expergefactionis ex variis periphericis.
– Expergiscentia e modis somnus profundus, extinctionis potentiae, et extinctionis profundae per interruptiones externas et interruptiones a blocis a batteria potentiatis in dominio potentiae RTC generatas.
– Detectio brownout cum quattuor liminibus separatis pro interruptione et reset coacta.
– Reinitializatio Potestatis Accensae (POR).
• Praesto sunt ut involucri LQFP 144-pinorum et ut involucri BGA 256-pinorum, 180-pinorum, et 100-pinorum.
• Industrialis
• Lectores RFID
• Consumptor
• Mensura electronica
• Instrumenta alba
