SPC5605BK0VLL6 Microcontrollores 32-bit – MCU BOLERO 1M Filum Cu
♠ Descriptio Producti
| Attributum Producti | Valor Attributi |
| Fabricator: | NXP |
| Categoria Producti: | Microcontrollores 32-bit - MCU |
| RoHS: | Detalia |
| Series: | MPC5605B |
| Modus Montandi: | SMD/SMT |
| Sarcina / Capsa: | LQFP-100 |
| Nucleus: | e200z0 |
| Magnitudo Memoriae Programmatis: | 768 kB |
| Magnitudo Memoriae Memoriae Datorum: | 64 kB |
| Latitudo Bus Datorum: | Triginta duo bit |
| Resolutio ADC: | Decem bit, duodecim bit |
| Frequentia Horologii Maxima: | 64 MHz |
| Numerus I/O: | 77 I/O |
| Tensio Alimentaria - Minimum: | Tres volti |
| Tensio Alimentaria - Maxima: | 5.5 V |
| Temperatura Operativa Minima: | - 40°C |
| Temperatura Maxima Operativa: | + 105°C |
| Qualificatio: | AEC-Q100 |
| Involucrum: | Ferculum |
| Marca: | NXP Semiconductors |
| Typus RAM datorum: | SRAM |
| Typus Interfaciei: | CAN, I2C, LIN, SPI |
| Humoribus Sensibilis: | Ita |
| Series Processoris: | MPC560xB |
| Productum: | MCU |
| Typus Producti: | Microcontrollores 32-bit - MCU |
| Genus Memoriae Programmatis: | Fulgur |
| Quantitas Sarcinae Fabricae: | 90 |
| Subcategoria: | Microcontrollores - MCU |
| Tempora Custodiae: | Custodis Temporis |
| Alias Partium #: | 935325828557 |
| Pondus Unitarium: | 0.024170 unciae |
♠ Scheda Datorum Microcontrolloris MPC5607B
Haec familia microcontrollorum systematis in chip (SoC) 32-bit est recentissimum inventum in moderatoribus applicationum autocineticarum integratis. Pertinet ad familiam crescentem productorum autocineticarum destinatorum, quae ad proximam undam applicationum electronicarum corporis intra vehiculum tractandam destinantur.
Nucleus processoris hospitis e200z0h, provectus et sumptibus parcus, huius familiae moderatorum autocineticorum, technologiae Architecturae Potentiae obtemperat et solam APU (Unitatem Processoris Auxiliaris) VLE (codificationem longitudinis variabilis) implementat, densitatem codicis meliorem praebens. Velocitatibus usque ad 64 MHz operatur et processum altae efficaciae, ad consumptionem energiae parvam optimizatum, offert. Infrastructura evolutionis praesto machinarum Architecturae Potentiae hodiernarum utitur et rectoribus programmatum, systematibus operandis, et codice configurationis sustentatur ad implementationes usorum adiuvandas.
• Problema singulare, nucleus CPU 32-bit complexus (e200z0h)
— Obsequens cum categoria inclusa technologiae Architecturae Potentiae®
— Series instructionum amplificata permittit codificationem longitudinis variabilis (VLE) ad vestigium codicis reducendum. Cum codificatione optionali instructionum mixtarum 16-bit et 32-bit, possibile est vestigium codicis significanter reducere.
• Usque ad 1.5 MB memoriae fulgurantis in chip cum moderatore memoriae fulgurantis sustinetur
• Memoria fulgurans datorum in chip 64 (4 × 16) KB cum ECC
• Usque ad 96 KB SRAM in chip
• Unitas tutelae memoriae (MPU) cum 8 descriptoribus regionis et granularitate regionis 32-octetorum in certis membris familiae (Vide Tabulam 1 pro singulis.)
• Moderator interruptionum (INTC) capax tractandi 204 fontes interruptionum prioritatis selectabilis
• Frequentia modulata circuitione phase-clausa (FMPLL)
• Architectura commutatoris transversalis ad accessum simultaneum ad peripherica, memoriam Flash, vel RAM ex pluribus magistris bus
• Moderator eDMA sedecim canalum cum multis fontibus petitionum translationis utens multiplexore DMA
• Modulus adiutorius initiandi (BAM) programmationem internam Flash per nexum serialem (CAN vel SCI) sustinet.
• Temporator canales I/O sustinet, seriem functionum capturae input 16-bit, comparationis output, et modulationis latitudinis impulsuum (eMIOS) praebens.
• Duo conversores analogico-digitales (ADC): unus decem-bit et unus duodecim-bit
• Unitas Crucis Trigger ad synchronizationem conversionum ADC cum evento temporario ab eMIOS vel PIT efficiendam
• Usque ad sex moduli interfaciei periphericae serialis (DSPI)
• Usque ad decem modulos interfaciei communicationis serialis (LINFlex)
• Usque ad sex moduli CAN pleni amplificati (FlexCAN) cum bufferibus configurabilibus
• 1 modulus interfaciei circuitus interintegrati (I2C)
• Usque ad 149 paxilli configurabiles usus generalis operationes input et output sustinentes (pro involucro)
• Numerator Temporis Realis (RTC)
• Fons horologii ex oscillatore interno 128 kHz vel 16 MHz, expergefactionem automaticam cum resolutione 1 ms et tempore exspectationis maximo 2 secundorum sustinens.
• Sustentatio optionalis pro RTC cum fonte horologii ab oscillatore crystallino externo 32 kHz, sustentans expergefactionem cum resolutione 1 sec et tempore exspectationis maximo 1 horae
• Usque ad octo tempora interruptionum periodicarum (PIT) cum resolutione numeratoris 32-bit
• Interfacies evolutionis Nexus (NDI) secundum IEEE-ISTO 5001-2003 Classis Secundae Plus
• Examinatio limitis instrumentorum/tabularum sustinetur secundum Joint Test Action Group (JTAG) IEEE (IEEE 1149.1).
• Regulator tensionis in chip (VREG) ad moderandam copiam input pro omnibus gradibus internis
